Day 62 今日進度： Clock gating可以使用AND gating或者OR gating實現。 AND gate : Awake signal在low period switching時，G_clock不受影響，但進行到high period switching可能有glitch發生。 改善方式，在AND gate前級加上inv_latch。 OR gate : Sleep signal在high period switching時，G_clock不受影響，但進行到low period switching可能有glitch發生。 改善方式，在OR gate前級加上latch。 #數位ic設計 #verilog #讀書 #讀書帳 #讀書計畫 #讀書筆記 #讀書日記