Day 63 今日進度： 使用OR-gating較省電，由於AND-gating在第一級的latch架構中，若input data 發生switching會產生power consumption 。 這篇文大概是近期來的最後一篇了，首先很感謝大家的支持，起初只是想記錄自己的步調，漸漸的有了一同討論和指教的貴人們，接下來我也該面臨人生的下個階段了，希望大家不管在任何時刻都要懷抱希望，多多關心身邊的人，體會這個世界帶來的小確幸，再次感謝大家的支持，我們後會有期～ #數位ic設計 #verilog #讀書 #讀書帳 #讀書計畫 #讀書筆記 #讀書日記