Day 60 今日進度： 在Design ASIC時，通常使用Gated clock, Bypass data的方式達到clock gating，來減少clock toggling造成的power consumption。 當G_sleep = 1，G_clock = 1，此時Clock gated，由於( x | 1 = 1 )。 當G_sleep = 0，G_clock = clock，此時Clock bypass，由於( x | 0 = x )。 #數位ic設計 #verilog #讀書 #讀書帳 #讀書計畫 #讀書筆記 #讀書日記